תוצאות סימולציה טועות.

[drba]

היי, אני חדש בשפת VHDL זה. אני עושה סגנון מבני של אסינכרוני (mod 17) נגד בVHDL. אני משתמש Xilinx ISE. במהלך סינתזה אין שגיאות נצפו. אבל בסימולציה כל פלטי הכפכף מראים "x; מה יכול להיות הדבר הלא הנכון שאני עושה. תעזור לי בזה. בברכה, Drba

 

[FvM]

[ציטוט] אבל בסימולציה כל פלטי הכפכף מראים "x [/ ציטוט] זו ההתנהגות הצפויה, אם העיצוב מתגעגע אתחול מתאים של אותות בהתאמה איפוס.

 

[drba]

היי, אני מוחל על כל התנאים הראשוניים. הגל שלו הוא כמו xxxxx כלומר קודם לכן. דבר אחד מצחיק הוא, אם אני אשים תפוקות flipflop (Q4, Q3, Q2, Q1, Q0) כאותות InOut וinitilalize בהכרזת נמל, הכל עובד בסדר. אבל אותו לא מגיע אם אני מכריז עליהם כאותות ולאחר מכן לאתחל. למה זה סוג של התנהגות? ברכה, drba

 

[kirill]

היי לפרסם את הקוד שלך

 

[FvM]

אני זוכר, שהאתחול חסר בעצם נותן ערכים "uuu" תוך "xxx" מתייחס להיגיון שגוי מתוכנן או בעיות תזמון. אני התעלמתי בעבר "אסינכרוני" הטווח. האם זה אומר, שיש לך דלפק, בלי תהליך רגיש קצה? למעשה בזה לא יהיה synthesizable.

 

[drba]

היי, אני שולח את הקוד שלי. הוא מקבל מסונתז ומראה תוצאות כמו uuuuu. ניסיתי על ידי מתן ערך אתחול לאפס s1 אות. אבל תוצאה היא סימולצית uuuuu. מוקדם יותר בגלל הגדרת בעיה זה מראה xxxxx [כלומר במקום VHDL, verlog נבחר בהגדרות המאפיינים]. אני משתמש ISE9.1. ברכה, drba

 

[drba]

יש לי results.Problem הסימולציה הצפויה הוא בגלל אות איפוס לא אותחלה. התשובה שלך היא FVM המועיל. בברכה, drba