מוביל אפס anticipator

[Galos]

היי, האם מישהו יכול לעזור לי עם קוד Verilog של anticipator אפס מוביל. העבודה שלה נראית קצת מסובכת! כל סוג של עזרה יהיה מוערך ... תודה

 

[j_andr]

[ציטוט = Galos; 1147266] היי, האם מישהו יכול לעזור לי עם קוד Verilog של anticipator אפס מוביל. העבודה שלה נראית קצת מסובכת! [/ ציטוט] google? לא בטוח אם בהמשך הוא מה שאתה צריך, אבל זה מסובך ... ודי מהר, באופן כללי - '1 'בתפקיד' i 'בוקטור קלט קובעת '1' בתפקיד 'i' בוקטור פלט ומאפס את כל ביטי הפלט למטה 'אני'; [= תחביר Verilog] מודול leading_zero (קלט [BIT_W-1: 0] d_in, פלט reg [BIT_W-1: 0] d_out, פלט reg [NR_W-1: 0] nr_of_zero, פלט reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] CLR; genvar i; ליצור עבור (i = 0;