יחידה נוספת אחרי הסינתזה

[sheikh]

שלום יקר שלי כתב קוד VHDL ולאחר מכן סינתזתו. התוצאה של סינתזה מכילה יחידה שזה לא בנתיב הנתונים שלי. (באיור מצורף, בין ADD / SUB ומרשם שמחובר אליו). זה FD (קצת D_ff 32), אתה יכול בבקשה להגיד לי, למה ISE מייצר יחידה זו לאחר סינתזה? ואיך אני יכול לשנות את הקוד הבא ש, ADD / SUB להתחבר לREG_4 ישירות? מוסטפה רואה [= צרף config] 80592 [/ לצרף] [קוד] mux4: mux_2x1_32bit נמל המפה (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, תפוקה => out_mux4_sig); תהליך (CLK) להתחיל אם (CLK = '1 'וclk'event) אז אם add_sub_0 = '0' אז out_Add_sub_1_sig CLK, לצייר => C4_sig); [/code]

 

[ads_ee]

השייח, out_Add_sub_1_sig הוא מרשם, שאחריו למשל REG32_bit. Sytnthesis לייצר בדיוק מה שאתה מקודד. אני לא רואה את בעיה. אם אתה לא רוצה לרשום את התוספת להסיר למשל Reg_4 ולבצע את משימת C4_sig