חישה סינכרוני אות CLK

[emresel]

חברים יקרים, האם ניתן לתפוס את האות כמו המצורפת, הוא סינכרוני כדי CLK ומשך עשוי להיות קצר יותר מאשר בתקופה וחצי של CLK. יש אתפוס עד קצה העולה הבא של CLK ולאפס פלט שוב. יש לך מעגל ובדיקתו VHDL ההצעה? [צרף CONFIG =] 60834 [/ לבקשה] בברכה

 

[treqer]

אם sygnal = '1 'אז את

 

[FvM]

אם אות הכניסה עולה בקנה אחד עם קצה השעון, האירועים עשויים לפספס או מנה כפולה עקב ההתקנה ארוכה הפרות זמן. הסנכרון אינו מספיק כדי למנוע את המצב הזה. כמה נושאים קודמים הקשורים באותה בעיה. http://www.edaboard.com/thread20896.html http://www.edaboard.com/thread186932.html

 

[emresel]

תודה חברים, זה עזר לי. אבל יש לי כמה שאלות נוספות. מאז אני מנסה ללמוד VHDL / FPGA מושג עצמי לפעמים צריך עזרה expertised יותר. מקווה שאתה מעריך. הקוד הנ"ל הוא Woking אבל כאשר אני רוצה לשנות את זה למטה, זה לא ובדיקתו יותר. תהליך (קלט, CLK) להתחיל אם clk'event ו CLK = '1 'אז output2

 

[FvM]

[ציטוט] זה אומר "משפט אינו ובדיקתו שכן אינו מחזיק הערך שלה בתנאי (שעון קצה) לא". האמת היא שאני לא מצליח להבין מה השתבש. יכול בבקשה להסביר קצת על זה? [/Quote] מבנה לא עוקב התחביר הנדרש לפעולה aysnchronous + סינכרוני הרשם אשר הוצעו בעבר על ידי טרגר באשכול זה. [ב] סדר בעניינים הצהרות [/b].

 

[emresel]

תודה, בזמן שאני בודק את הרשת גם מצאו פתק המורה: [ציטוט] תנאי פעולות סינכרוני חייב להיות המצב האחרון של אם מבנה, כי אותות הבקרה אסינכרוני מטופלים בדרך כלל על ידי תאים החומרה הבסיסית עם עדיפות גבוהה יותר [ / quote] אני חושב שזה יכול לציין ככלל ...

 

[FvM]

אני חושב שזה יכול לציין ככלל ...

כן, אתה יכול לקרוא עוד על כך ספרי לימוד המוקדש VHDL לסינתזה חומרה. אתה יכול להתייחס גם IEEE Std 1076.3, אשר מנסה להגדיר משנה נייד של VHDL ובדיקתו.

 

[emresel]

תודה FvM, בעוד חיפוש 1076.3, מצאתי גם 1076.6 שנראה דוק שימושי. זה אומר "קצה השעון יהיה רק ​​להופיע במצב elsif האחרון." נקודה חשובה.

 

[FvM]

למרות 1076.3 קשורה גם סינתזה, אני ממש אמור 1076.6. אנא מתנצלים על הבלבול.