כללים | הודעות אחרונות | RSS לנושא | חיפוש | הרשמה | התחבר

איך לכמת MOS מתג S / H שגיאה שיקוע ליניארי עבור ADC?


Post new topic Reply to topic EDAboard.com ראשי -> מעגלים אנלוגיים עיצוב -> איך לכמת MOS מתג S / H שגיאה שיקוע ליניארי עבור ADC?
גרסה ערבית הגרסה הבולגרית גרסה קטלונית הגירסה הצ 'כית גרסה דנית הגרסה הגרמנית הגירסה היוונית הגירסה האנגלית גרסה ספרדית גרסה פינית הגרסה הצרפתית הגרסה הינדית גרסה קרואטית גרסה אינדונזית הגירסה האיטלקית גרסה עברית גרסה יפנית הגירסה הקוריאנית גרסה ליטאית גרסה לטבית הגירסה ההולנדית גרסה נורווגית גרסה פולנית גרסה פורטוגזית גרסה רומנית הגירסה הרוסית גרסה סלובקית גרסה סלובנית גירסה סרבית גרסה שוודית גרסה טגלוג גרסה אוקראינית גרסה ויאטנמית גירסה סינית
מחבר הודעה
qslazio



הצטרף: 23 מאי 2004
הודעות: 194
עזר: 9


Post 15 מרס 2007 16:26

איך לכמת MOS מתג S / H שגיאה שיקוע ליניארי עבור ADC?


נניח מתג ה-CMOS ו resistor קבלים הדגימה הוא נוסע מתמיד למקור מתח אידיאלי. וזה S / H מיועד ADC.

ואז המקור שגיאה רק מדגם ה-CMOS switch-להחזיק הוא מעגל ליניארי שיקוע (בוא נשכח על זריקה תשלום או feedthrough).

כל עוד מתקיימים התנאים לעיל, ליניארי שיקוע המאזניים רק קלט קצת על ידי (1-exp (-ts/tau)) "טאו = 1 / (רון × Csamp)". וזה לא יציג עיוות או להגדיל את רמת הרעש. זה רק מאזני הרווח אות קצת.

השאלה שלי היא איך הוא שגיאה זו לינארי שיקוע בנושא עם S / H או של ADC ENOB או החלטה. כפי שאנו יודעים ADC של ENOB קשורה עם SNR אשר ניתן לקבוע על ידי ניתוח FFT.

אבל כאשר אנחנו עושים FFT מתח עם טעות דגימה של שיקוע ליניארי. נראה כי זה לא תשנה את התוצאה של SNR מאוד כי אין רעש נוסף / עיוות נוסף וזה רק קשקשים הקלט קצת.

אני שואל את זה כי עכשיו אני מיטוב CMOS הדגימה מתג Sigma-Delta ADC עם ניתוח FFT. כי אני רוצה להפחית עיוות הזרקת indeced תשלום. אני צריך להקטין את גודל הבורר. אני רוצה לדעת איך אני הקטן יכול ללכת למקום מבטחים.

מישהו בבקשה תעזרי לי!
תודה רבה.
לראש הדף
gingerjiang



הצטרף: 01 Mar 2006
הודעות: 212
עזר: 11


Post 16 מרס 2007 3:23

Re: איך לכמת MOS מתג S / H שגיאה שיקוע לינארי עבור


עבור הביצועים של ADC לא להיות מושפלים, ה-S / H במעגל צריך ליישב לפתרון שלם של ADC, לכן exp שיקוע שגיאה (-ts/tau) צריך להיות פחות LSB / 2 של ADC
כדי לצמצם את אפקט הזריקה תשלום, רק להקטין את גודל בורר אינו מספיק. עבור לצמצם את האפקט הזה, השימוש בארכיטקטורה דיפרנציאלי מלא המטוס התחתון הדגימה טכניקה.
להגדיר את הגודל לעבור כדי להבטיח את טעות הדגימה של דגימה השלב בתוך ההחלטה כולה.
בהצלחה
לראש הדף
Google
AdSense
גוגל אדסנס




Post 16 מרס 2007 3:23

מודעות




לראש הדף
qslazio



הצטרף: 23 מאי 2004
הודעות: 194
עזר: 9


Post 16 מרס 2007 3:48

Re: איך לכמת MOS מתג S / H שגיאה שיקוע לינארי עבור


תודה על התשובה.
אינטואיטיבית אני מסכים איתך כי ה-S / H צריך להתיישב בתוך ההחלטה של ADC.
אבל אני פשוט מניח ליניארית שגיאה שיקוע המאזניים רק קלט ללא הוספת רעש, אני צודק? אם זה נכון, SNR רק טיפה יומן 20 * (0.99) ≈ 0.0873dB (נניח 1% שגיאה שיקוע לינארי), שגיאה זו צריכה להיות זניח.
לראש הדף
gingerjiang



הצטרף: 01 Mar 2006
הודעות: 212
עזר: 11


Post 16 מרס 2007 5:14

Re: איך לכמת MOS מתג S / H שגיאה שיקוע לינארי עבור


טוב, עכשיו אני חושב הדעה שלך היא סבירה S / H במעגל לפחות
קנה המידה קלט רק מפחית את התנופה האות, טווח דינמי כלומר, האפקט הזה הוא זניח
לחכות דעת אחרים
לראש הדף
qslazio



הצטרף: 23 מאי 2004
הודעות: 194
עזר: 9


Post 27 מרס 2007 16:49

איך לכמת MOS מתג S / H שגיאה שיקוע ליניארי עבור ADC?


האם יש מישהו יכול לעזור לי? אנא תן את ההערה שלך.
שוב תודה!
לראש הדף
maxwellequ



הצטרף: 27 יוני 2001
הודעות: 185
עזר: 11


Post 27 מרס 2007 20:07

Re: איך לכמת MOS מתג S / H שגיאה שיקוע לינארי עבור


Qslazio יקרים,

מה שאתה אומר נכון אם קבלים הדגימה משוחררים בשלב החזק של ה-S / H, אשר ככל הנראה במקרה שלך (אם הערך הקודם שנדגמו נשאר מאוחסן הקבלים אז היית מאפיין נמוך לסנן לעבור, אבל עדיין אין עיוות).

הבעיה היא ההשפעות שאתה רוצה להתעלם (אי התנגדות לעבור ליניארי, לא ליניארי capacitances טפילות של הטרנזיסטורים בורר אשר חייב גם להיות מחויב) יהפכו את זה "שגיאה רווח" אל הלא ליניאריות .... אז, בסוף, הטוב ביותר הוא להבטיח "להשלים" שיקוע (כלומר, ההבדל זניח בין אמיתי אידיאלי שנדגמו ערך).

דרישת שלום.

נ.ב.: למשל, אם נניח שיקוע של ה-S / H מגבר הוא לינארי אז לא היית צריך להבטיח שיקוע "להשלים", כי, שוב, אתה רק היה טעות לזכות. הבעיה היא להבטיח כי מגבר יש שיקוע ליניארית .....
לראש הדף
Btrend



הצטרף: 26 דצמבר 2003
הודעות: 424
עזר: 55


Post 28 מרס 2007 11:33

Re: איך לכמת MOS מתג S / H שגיאה שיקוע לינארי עבור


qslazio כתב:
תודה על התשובה.
אבל אני פשוט מניח ליניארית שגיאה שיקוע המאזניים רק קלט ללא הוספת רעש, אני צודק? אם זה נכון, SNR רק טיפה יומן 20 * (0.99) ≈ 0.0873dB (נניח 1% שגיאה שיקוע לינארי), שגיאה זו צריכה להיות זניח.

לדעתי,
1. אם 1% שגיאה שיקוע ליניארית מוחל על רמה של כל אות קלט, אז אלה הם שגיאה depent האות: ΔVmax = Vin_max * exp (-t / τ) = Vin_max * 0.01 = (2 ^ n) VLSB * 0.01
רעש ur כלומר יהיה גדול יותר אם משרעת קלט גדול.
2. אם 1% שגיאה שיקוע ליניארית מוחל על 1LSB, אז השגיאה האלה הוא קבוע
ΔV = Vin * exp (-t / τ) = 0.01 * VLSB
3. אם (1) נכון אז SNR ur יהיה להשפיל ידי N * 0,303 0,09 dB, גם THD יהיה יותר גרוע
4. אם (2) נכון אז SNR ur יהיה להשפיל ידי 0.09dB, כפי שהיה כאמור U
לראש הדף
Post new topic Reply to topic EDAboard.com ראשי -> מעגלים אנלוגיים עיצוב -> איך לכמת MOS מתג S / H שגיאה שיקוע ליניארי עבור ADC?
עמוד 1 מתוך 1 כל הזמנים הם GMT 2 שעות


התעללות | | מנהל | | מנהלי פורומים | | תמכו בנו | | Sitemap
נושא RSS