| מחבר | הודעה |
|---|
r_p_sanna
הצטרף: 18 אוקטובר 2004
הודעות: 69
|  19 מרס 2006 18:38 יצירת מצביעים ב verilog | | |
|
| הי,
יש דרך שאני יכול ליצור רשימות מצביעים או מקושרים verilog? אני חושב VHDL מאפשר ליצור תקליט שבו אני מאמין הוא המקבילה של מצביעים על תשומות סי יתקבלו בברכה. |
|
| לראש הדף | |
 |
stevepre
הצטרף: 10 מאי 2001
הודעות: 92
| 20 מרס 2006 9:57 Re: יצירת מצביעים ב verilog | | |
|
| שיא של VHDL הוא לא מצביע. זה פשוט מבנה נתונים המשלבת סוג אחר של סוגי נתונים לתוך אחד.
לא. verilog אינו מספק סוג כזה של יכולת, אלא אם אתה משתמש במערכת verilog. |
|
| לראש הדף | |
|
Google
AdSense
| 20 מרס 2006 9:57 מודעות | | |
|
|
|
|
| לראש הדף | |
|
yaseen1
הצטרף: 20 מאי 2006
הודעות: 49
| 31 ינואר 2007 23:00 Re: יצירת מצביעים ב verilog | | |
|
| | לא ניתן ליצור רשימות מקושרות ב Verilog. |
|
| לראש הדף | |
|
aji_vlsi
הצטרף: 10 ספטמבר 2004
הודעות: 640
עזר: 72
מיקום: בנגלור, הודו
| 01 Feb 2007 5:36 Re: יצירת מצביעים ב verilog | | |
|
| | yaseen1 כתב: | | לא ניתן ליצור רשימות מקושרות ב Verilog. |
ובכן, אתה * יכול * מודל מקושרים ברשימה, אם כי זה נחמד-2 פרוייקט ההתמחות חודש אולי. הסכים קל יותר עם VHDL ואפילו יותר עם SV.
Ajeetha, CVC
www.noveldv.com |
|
| לראש הדף | |
|
